Практикум: Основы проектирования СнК на базе ядра RISC-V

Целью Практикума является разработка узлов подключения компонентов и интерфейсов для обеспечения подключения готовой периферии или цифровых устройств собственной разработки к вычислительному ядру RISC-V. Предполагается знакомство с архитектурой ядра RISC-V и его периферийными устройствами на готовом свободно распространяемом ядре SCR1 от Syntacore, которое может быть синтезировано для платформы ПЛИС, и средствами синтеза и моделирования цифровых схем, разбор демонстрационных примеров и самостоятельное выполнение индивидуальных заданий.

М. А. Заева, В. М. Решетько, Д. А.Нефедов

Программа курса
Методические рекомендации к практикуму
Примеры	Базовый IP криптопреобразования Кузнечик ГОСТ Р 34.13-2015 Встраиваемый IP блок GstdR3432015_APBctr_AXIStrdflow Пример отчетной презентации по доработке IP криптопреобразования Кузнечик Пример доклада — IP криптопреобразования Кузнечик
Исходные коды	Архив с исходными кодами демонстрационного примера Архив с исходными кодами тестбенча
Образцы отчетных материалов	Шаблон спецификации на IP блок План доклада Шаблон презентации
Дополнительные методические материалы	Входящий тест Архив с экранными формами (иллюстрации к Практикуму) Методические рекомендации по оцениванию самостоятельной работы

Ещё записи

Курсы, созданные при поддержке Альянса RISC-V

Разработка и прототипирование цифровых ИС на примере открытого микроконтроллерного RISC-V ядра

Курс представляет собой набор практических занятий, логически объединенных общей темой. На основе микроконтроллерного RISC-V ядра SCR1 планируется ознакомить студентов с основными и некоторыми вспомогательными шагами, выполняемыми при разработке современных цифровых интегральных схем – описание на языке SystemVerilog HDL и его модификация, тестирование ядра SCR1 в симуляторе, разработка и отладка ПО для микроконтроллерного ядра SCR1, прототипирование на ПЛИС и построение топологии ядра на кристалле.

Курсы, созданные при поддержке Альянса RISC-V

Проектирование процессоров RISC-V в среде Logisim и на языке Verilog в среде Quartus

В рамках курса слушатели пошагово изучают устройство, принцип функционирования и проектирование процессора на архитектуре RISC-V, выполняя схемотехнические манипуляции и поведенческое описание блоков и узлов. В рамках курса осуществляется разработка процессорного ядра RISC-V как комплексного проекта полученных знаний.

Курсы, созданные при поддержке Альянса RISC-V

Трансляция языков программирования

Это модуль для курса по компиляторам, где разбираются основные способы реализовать выбор инструкций: раскрытие макросов, подходы на основе деревьев, графов без циклов и графов.