Проектирование процессоров RISC-V в среде Logisim и на языке Verilog в среде Quartus

В рамках курса слушатели пошагово изучают устройство, принцип функционирования и проектирование процессора на архитектуре RISC-V, выполняя схемотехнические манипуляции и поведенческое описание блоков и узлов. В рамках курса осуществляется разработка процессорного ядра RISC-V как комплексного проекта полученных знаний.

К. Ю. Желтов

Описание курса и учебный план
Введение Часть 1	Пособие Установка инструментов	Изображения Logisim
Введение Часть 2	Краткий справочник по языку Verilog и основам верификации модулей Дополнительная литература по Logisim, Quartus и Verilog	Лекция основы Logisim 1 часть Лекция основы Logisim 2 часть Лекция. Описание работы в среде Quartus Prime Lite
Глава 1 Комбинационные схемы	Пособие	Изображения Logisim Quartus
Глава 2 Последовательностная логика. Триггеры	Пособие	Изображения Logisim Verilog
Глава 3 Последовательностная логика. Регистры	Пособие	Изображения Logisim Quartus
Глава 4 Последовательностная логика. Счетчики	Пособие	Изображения Logisim Quartus
Глава 5 Арифметико – логическое устройство	Пособие	Изображения Logisim Verilog
Глава 6 Архитектура процессоров	Пособие	Изображения
Глава 7 Регистровый файл RISC-V	Пособие	Изображения Logisim Verilog
Глава 8 Проектирование счетчика команд, памяти инструкций и памяти данных.	Пособие	Изображения Verilog
Глава 9 Проектирование дешифратора инструкций. Блока управления. Сборка процессора.	Пособие	Изображения Logisim Verilog asm и hex
Заключение

Ещё записи

Курсы, созданные при поддержке Альянса RISC-V

Разработка и прототипирование цифровых ИС на примере открытого микроконтроллерного RISC-V ядра

Курс представляет собой набор практических занятий, логически объединенных общей темой. На основе микроконтроллерного RISC-V ядра SCR1 планируется ознакомить студентов с основными и некоторыми вспомогательными шагами, выполняемыми при разработке современных цифровых интегральных схем – описание на языке SystemVerilog HDL и его модификация, тестирование ядра SCR1 в симуляторе, разработка и отладка ПО для микроконтроллерного ядра SCR1, прототипирование на ПЛИС и построение топологии ядра на кристалле.

Курсы, созданные при поддержке Альянса RISC-V

Практикум: Основы проектирования СнК на базе ядра RISC-V

Целью Практикума является разработка узлов подключения компонентов и интерфейсов для обеспечения подключения готовой периферии или цифровых устройств собственной разработки к вычислительному ядру RISC-V. Предполагается знакомство с архитектурой ядра RISC-V и его периферийными устройствами на готовом свободно распространяемом ядре SCR1 от Syntacore, которое может быть синтезировано для платформы ПЛИС, и средствами синтеза и моделирования цифровых схем, разбор демонстрационных примеров и самостоятельное выполнение индивидуальных заданий.

Курсы, созданные при поддержке Альянса RISC-V

Трансляция языков программирования

Это модуль для курса по компиляторам, где разбираются основные способы реализовать выбор инструкций: раскрытие макросов, подходы на основе деревьев, графов без циклов и графов.