Русский
Разработка и верификация СнК
Проектирование и моделирование цифровых устройств
Инструментарий низкоуровневой разработки
Начинающие
Курсы, созданные при поддержке Альянса RISC-V

RISC-V для FPGA – архитектура, микроархитектурные реализации

Курс описывает особенности архитектуры RISC-V, её возможности в контексте дальнейшего применения решений на её основе в FPGA проектах. Основной упор в изучении делается на реконфигурируемые системы на базе программируемой логики, и в частности на базе FPGA.

А. В. Калачев

Описание курса

  1. Современные RISC-архитектуры
  2. Архитектура RISC-V
  3. Расширение системы команд RISC-V
  4. Разработка простейшего декодера команд RISC-V
  5. Построение однотактного простейшего ядра RISC-V
  6. Многотактное процессорное ядро
  7. Конвейеризированное процессорное ядро
  8. Многопоточное процессорное ядро
  9. SCR1
  10. SDK для SCR1
  11. Подключение периферийных устройств и расширение системы
  12. Вопросы построения специализированных вычислительных систем обработки данных на FPGA с использованием софт-процессорных ядер (вне зависимости от архитектуры)
  13. Вопросы создания системного или инструментального программного обеспечения для софт-ядер архитектуры RISC-V

Практическая работа

Глоссарий

Исходники вариантов ядер:

Ещё записи
Курсы, созданные при поддержке Альянса RISC-V
Разработка и прототипирование цифровых ИС на примере открытого микроконтроллерного RISC-V ядра

Курс представляет собой набор практических занятий, логически объединенных общей темой. На основе микроконтроллерного RISC-V ядра SCR1 планируется ознакомить студентов с основными и некоторыми вспомогательными шагами, выполняемыми при разработке современных цифровых интегральных схем – описание на языке SystemVerilog HDL и его модификация, тестирование ядра SCR1 в симуляторе, разработка и отладка ПО для микроконтроллерного ядра SCR1, прототипирование на ПЛИС и построение топологии ядра на кристалле.

Курсы, созданные при поддержке Альянса RISC-V
Проектирование процессоров RISC-V в среде Logisim и на языке Verilog в среде Quartus

В рамках курса слушатели пошагово изучают устройство, принцип функционирования и проектирование процессора на архитектуре RISC-V, выполняя схемотехнические манипуляции и поведенческое описание блоков и узлов. В рамках курса осуществляется разработка процессорного ядра RISC-V как комплексного проекта полученных знаний.

Курсы, созданные при поддержке Альянса RISC-V
Практикум: Основы проектирования СнК на базе ядра RISC-V

Целью Практикума является разработка узлов подключения компонентов и интерфейсов для обеспечения подключения готовой периферии или цифровых устройств собственной разработки к вычислительному ядру RISC-V. Предполагается знакомство с архитектурой ядра RISC-V и его периферийными устройствами на готовом свободно распространяемом ядре SCR1 от Syntacore, которое может быть синтезировано для платформы ПЛИС, и средствами синтеза и моделирования цифровых схем, разбор демонстрационных примеров и самостоятельное выполнение индивидуальных заданий.

Курсы, созданные при поддержке Альянса RISC-V
Трансляция языков программирования

Это модуль для курса по компиляторам, где разбираются основные способы реализовать выбор инструкций: раскрытие макросов, подходы на основе деревьев, графов без циклов и графов.