Создание RISC-V ядер

Курс посвящен основам RISC-V и разделен на пять глав:

Платформа для обучения
Цифровая логика
Роль RISC-V
Подмножество ядра процессора RISC-V
Завершение сборки процессора RISC-V

К концу этого курса вы узнаете о:

цифровом логическом проектировании (комбинационной и последовательной логике);
архитектуре набора команд RISC-V (RV321);
базовой микроархитектуре процессорного ядра RISC-V;
основах Transaction-Level Verilog;
онлайн IDE Makerchip.

Стив Хувер ,перевод и адаптация А. А. Американова и А.Ю. Романова

Введение в курс Building a RISC-V CPU Core	Пособие	Видео
Глава 1 Платформа для обучения	Пособие Слайды к материалам курса Подстрочник к слайдам	Видео
Глава 2 Цифровая логика	Пособие Слайды к материалам курса Подстрочник к слайдам	Комбинационная логика: Практическая работа: инвертор Демонстрация: Логические элементы Арифметическая логика: Демонстрация: арифметические операторы Мультиплексор: Демонстрация: калькулятор Литералы и конкатенация: Демонстрация: калькулятор Визуальная отладка: Демонстрация: визуальная отладка Структура файла и маршрут выполнения: Структура файла и концепция маршрута запуска инструментов Последовательная логика: Демонстрация: счетчик Демонстрация: калькулятор с обратной связью
Глава 3 Роль RISC-V	Пособие Слайды к материалам курса Подстрочник к слайдам
Глава 4 Подмножество ядра процессора RISC-V	Пособие Слайды к материалам курса Подстрочник к слайдам	Визуализация моделирования процессора RISC-V: Видео Начальный код: Видео Эталонные решения: Видео
Глава 5 Завершение сборки процессора RISC-V	Пособие Слайды к материалам курса Подстрочник к слайдам

Ещё записи

Курсы, созданные при поддержке Альянса RISC-V

Разработка и прототипирование цифровых ИС на примере открытого микроконтроллерного RISC-V ядра

Курс представляет собой набор практических занятий, логически объединенных общей темой. На основе микроконтроллерного RISC-V ядра SCR1 планируется ознакомить студентов с основными и некоторыми вспомогательными шагами, выполняемыми при разработке современных цифровых интегральных схем – описание на языке SystemVerilog HDL и его модификация, тестирование ядра SCR1 в симуляторе, разработка и отладка ПО для микроконтроллерного ядра SCR1, прототипирование на ПЛИС и построение топологии ядра на кристалле.

Курсы, созданные при поддержке Альянса RISC-V

Проектирование процессоров RISC-V в среде Logisim и на языке Verilog в среде Quartus

В рамках курса слушатели пошагово изучают устройство, принцип функционирования и проектирование процессора на архитектуре RISC-V, выполняя схемотехнические манипуляции и поведенческое описание блоков и узлов. В рамках курса осуществляется разработка процессорного ядра RISC-V как комплексного проекта полученных знаний.

Курсы, созданные при поддержке Альянса RISC-V

Практикум: Основы проектирования СнК на базе ядра RISC-V

Целью Практикума является разработка узлов подключения компонентов и интерфейсов для обеспечения подключения готовой периферии или цифровых устройств собственной разработки к вычислительному ядру RISC-V. Предполагается знакомство с архитектурой ядра RISC-V и его периферийными устройствами на готовом свободно распространяемом ядре SCR1 от Syntacore, которое может быть синтезировано для платформы ПЛИС, и средствами синтеза и моделирования цифровых схем, разбор демонстрационных примеров и самостоятельное выполнение индивидуальных заданий.