НИУ МИЭТ и Альянс RISC-V приглашают преподавателей и инженеров на курс повышения квалификации «Архитектуры процессорных систем»

С 30 июня по 4 июля слушатели курса смогут в формате интенсивного практикума пройти полный цикл разработки простого RISC-V процессора (RV32I + Zicsr) на языке SystemVerilog с применением инструментария для синтеза и анализа конструкций языка описания оборудования HDL (Vivado) и FPGA-платы (Nexys A7).

Программа сочетает очный интенсив и онлайн-формат и включает в себя:

• проектирование и отладку ядра;
• написание и запуск программ на собственном процессоре;
• знакомство с методикой преподавания архитектуры ЭВМ и цифровой электроники.

Подробнее ознакомиться с программой курса, задать вопросы и пройти регистрацию можно по ссылке.