В НИУ МИЭТ завершился интенсивный курс по архитектуре процессорных систем на базе RISC-V
Участники — преподаватели, инженеры и начинающие разработчики — освоили полный цикл создания процессора на языке SystemVerilog, работали с инструментами синтеза (Vivado) и FPGA-платами (Nexys A7), а также изучали методики преподавания архитектуры ЭВМ.
Курс сочетал очный интенсив и онлайн-формат, что позволило слушателям не только разработать и отладить ядро RISC-V (RV32I + Zicsr), но и запустить программы на собственном процессоре.
Одна из ключевых целей Альянса RISC-V – «Содействие развитию и совершенствованию в российских вузах программ обучения, способствующих формированию прикладных навыков использования технологий RISC-V» и в рамках реализации этой цели, Альянс поддержал проведение этого курса.
Александр Гаврилов, координатор Академического комитета Альянса RISC-V, подводя итоги курса, отметил: «Мы рады поддерживать университетские курсы по передовым RISC-V технологиям, и приветствуем формат, в котором представители вузов и компаний могут не только получить новые знания, но и поделиться актуальным опытом».
